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标题: DDR SI与测试与Vref实验 [打印本页]

作者: Brian 时间: 2016-11-2 15:07
标题: DDR SI与测试与Vref实验
（1）SI检验方式为讯号量测,但讯号量测有以下盲点，无法反应系
统长时间运作下复杂的环境变化(Power noise/crosstalk/
signal reflection…）对讯号稳定性的影响
1.讯号量测撷取时间及量测版子的数量有限制,一般每
  笔讯号量测为数十秒累加的结果
2.讯号量测虽符合规格但无法排除系统运作失效与讯号
  波形无关(波形虽符合规格但PCB设计线长匹配,噪声干
  扰,阻抗不匹配,主芯片窗口搜寻结果等外在因素变化常
  影响芯片对讯号的容忍力)
（2）VREF测试
1.以VREF窗口测试取代传统讯号量测方式
2.VREF参考电压若改变则讯号相对的setup/hold time会
跟着改变
3.因此调变VREF的参考值可以有效的确认输入讯号稳定性
及是否有足够的容忍窗口
4.同样的方法用在主芯片VREF调整可以确认内存输出讯号
的稳定性
5.JEDEC定义VREF规格为+/- 4%,工程建议若参考2倍标准
+/- 8%可以利用几片(3~5 pcs)样板测试应可以涵盖大量
生产批次间的变异性
6.若因设计限制VREF无法达到+/- 8%, 则可以改用较大样
品数(>20 pcs)以+/- 4%为标准进行测试
（３）同一批板子，某些个体表现OK，某些个体表现NG，板材或者所用材料是有些许差异的，这也是为什么Ｖｒｅｆ测试不是定义为一个点而是一个ｒａｎｇｅ的原因。要定义为＋／－８％。
（4）Mstar的芯片在匹配DDR的时候，只是涵盖了hynix,Samsung,镁光的信号变
动范围，而并没有完全涵盖JEDEC的定义范围，比如JEDEC的定义margin是-10~+10，但是
hynix,Samsung,镁光此信号变动范围是-10~0，而nanya的此信号如果落在0~+10，这样的
话就与前端SOC不兼容了。这就是为什么主芯片对于某些DDR兼容，对于某些DDR不兼容的原因。

Vref上下浮动8%都没有问题的，SI必定是PASS的；
但是SI是PASS的话，Vref上下浮动8%就不一定PASS了。

（5）Vref测试ＰＡＳＳ的话，就不用ＳＩ量测了，如果一旦ＦＡＩＬ的情况下，还要通过仪器来分析哪个信号有问题。

（6)Mstar只是说TV行业一直都是做的SI测试，而且SI测试PASS了，一般问题也不大。所以也就这样延续下来了。据我所知PC行业早起也是SI测试，不过现在他ＰＣ行业已经没有人在做ＳＩ测试了，而普遍的被Ｖｒｅｆ测试所取代。

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