DVB-H信道解码芯片中interleaver译码器的设计

由于符号交织为块交织，所以必须需要大量的存储单元。在设计中我们采用两个长度为2048、数据宽度为1 位的单口RAM 进行读写，以保证解交织输出数据能连续不断的进行。当左RAM 区进行写操作时，右RAM区正进行读操作；反之也是如此。这样就保证了能连续不断地处理数据。图5 中的地址发生模块主要功能是产生读地址和写地址，读写地址分别送入到地址切换模块，在读写控制线的控制下，使得左RAM 区和右RAM区一个处于读数据状态时，另一个处于写数据状态。