“3D堆叠”推动半导体继续进化

业界多年来一直在追求提升半导体工艺不断降低线宽，而线宽的微缩总是有一个极限的，到了某种程度，因为难度太大，就没了经济效应。许多半导体公司，已经调整了应对这新困难的战略，目前3D堆叠芯片技术备受业界关注。

在用于个人电脑和高性能服务器的尖端半导体开发方面，三维（3D）堆叠技术的重要性正在提高。在通过缩小电路线宽提高集成度的“微细化”速度放缓的背景下，3D技术将承担半导体持续提高性能的作用。台积电（TSMC）、英特尔等半导体大型企业以及日本的设备和材料厂商等正在竞相展开技术开发。

堆叠技术带来性能提升

当半导体制程缩微遇到瓶颈，受到关注的是将多枚芯片纵向堆叠的3D以及横向排列连接的技术。通过不同的硅基板实现各种功能，像积木玩具一样组合起来，完全像1枚芯片在运行，可以不依赖微细化提高半导体的功能。3D堆叠的好处在于缩短了电流传递路径，能够提升性能并降低功耗。如果采用多枚芯片分担功能的3D技术，“核心部分的芯片采用尖端进程，而周边部分采用非尖端技术，还能够降低制造成本。

AMD正致力于在其处理器之上使用3D堆叠DRAM和SRAM的新设计来提高性能，此前AMD已经将HBM2内存堆叠在其GPU核心旁边，这意味着内存芯片与处理器位于同一个封装中，这还仅仅属于2.5D方案。但该公司计划在不久的将来转向真正的3D堆叠。AMD正致力于在CPU和GPU之上直接堆叠SRAM和DRAM内存，以提供更高的带宽和性能。

英伟达针对AI打造的Volta微处理器的运作也运用3D堆叠技术，通过直接在GPU上面堆叠八层的高频宽存储器，这些芯片在处理效率上创造了新的记录。

三星研发的全新的三层堆栈式传感器，每秒可拍摄多达1000张照片，几乎达到了专业摄影机的水准。它在现有大部分CMOS传感器都只有两层的基础上额外加入DRAM，成为实现超高速拍摄的关键。这一技术也将为传感器技术的升级换代带来全新的张力。

人工智能（AI）半导体初创企业英国Graphcore采用3D技术的服务器芯片，将AI处理和电源供给的芯片堆叠并使之高效协作，实现了10倍的连接密度，与此前的AI半导体相比处理性能最多提高了40％，电力效率提高16％。

格芯于推出适用于高性能计算应用的高密度3D堆叠测试芯片，采用格芯 12nm LP FinFET 工艺制造，运用ARM 3D 网状互连技术，核心间数据通路更为直接，可降低延迟，提升数据传输率，满足数据中心、边缘计算和高端消费电子应用的需求。此外，两家公司还验证了一种3D可测试性设计(DFT)方法，使用格芯的晶圆与晶圆之间的混合键合，每平方毫米可连接多达100万个3D连接，拓展了12nm设计在未来的应用。

芯片堆叠后带来的难题

要制造3D半导体，需要在制造设备和原材料领域出现新的技术创新，例如关键的重要零部件之一是用于多枚芯片连接的“转接板”，而且还存在如何提高连接速度、改善散热性和成本削减等新的研究课题。

大日本印刷2021年发布了被称为“RDL”的转接板新技术，可以实现2微米线宽以下的布线，而且量产效率超过了此前的硅制转接板，为了实现该技术在2024年实现量产，12家日本企业组建的联盟正在推进开发。而且在转接板上布线之际，还需要要采用特殊的光刻设备和光刻胶，需在尖端封装领域，佳能、JSR和东京应化工业这些日本企业掌握着全球市场份额的大部分。

法国调查公司Yole预测称，包括3D等技术在内的尖端半导体封装的2026年市场规模将增至2021年的1.5倍，达到519亿美元。随着技术创新，半导体领域将诞生新的火车头，相关市场也有望扩大。

未来如果想将不同公司设计和制造的芯片纳入相同的封装内，整合成1个产品并使之充分发挥功能，标准化工作必不可少。英特尔、台积电和三星电子等半导体巨头于3月2日成立了芯片互连的标准化组织，谷歌、微软和Meta等美国IT企业也加入了组织。

如果将各种芯片结合起来的3D技术得到普及，专注于设计的无厂半导体厂商之间、以及与后工序代工企业等的合作将提高重要性。以3D半导体的开发和制造技术为核心，半导体厂商的行业势力版图有可能发生改变。