硅的替代者，二维半导体材料取得新突破

在寻求保持摩尔定律继续生效的过程中，您可能会想要进一步缩小晶体管，直到最小的部分只有一个原子厚。但不幸的是硅基半导体并不适用，因为它的半导体特性需要第三维。由于量子隧道效应，将硅基晶体管缩得太小将导致高度不可控的设备行为，在过去的几十年里，世界各地的电子工程师和材料科学家一直在研究各种材料在制造晶体管、放大或切换电子设备中的电信号的设备方面的潜力。

众所周知，二维 (2D) 半导体只有几个原子厚，是用于制造新电子器件的特别有前途的材料。但是二维半导体在金属和半导体之间形成接触时，往往会出现我们所说的肖特基屏障，因此许多目前可用的二维半导体在与金属接触时受到高电阻的困扰。

南洋理工大学、北京大学、清华大学和北京量子信息科学研究院的研究人员最近展示了利用范德华力成功地将单晶滴定锶（一种高 κ 钙钛矿氧化物）与二维半导体集成，研究人员在水溶性牺牲层上生长了高 κ 钙钛矿氧化物。随后，他们从该层中取出钙钛矿氧化物，并使用弹性体载体（即聚二甲基硅氧烷或 PDMS）将其转移到两种类型的二维半导体上。他们特别使用了二硫化钼和二硒化钨，这两种不同的二维半导体使他们能够分别制造 n 型和 p 型晶体管。研究团队成功地绕过了高 κ 钙钛矿氧化物和二维半导体集成的限制，使用的方法可以实现几乎无限的材料组合。

基于他们在之前工作中取得的成果，他们开始尝试将高 κ 钙钛矿氧化物和 2D 层状半导体结合起来，以制造高性能晶体管。他们的论文发表在 Nature Electronics 上，可以为开发新型晶体管和电子元件开辟新的可能性。他们利用二硫化钼晶体管在1 V 的电源电压和 66 mV dec-1 的最小亚阈值摆幅下表现出10的8次方的开/关电流比。在接下去的研究中，他们将尝试进一步提高高 k钙钛矿氧化物的质量，以降低晶体管和逻辑门的电源电压。

韩国科学技术研究院（KIST）联合研究小组也宣布，通过开发新型超薄电极材料（Cl-SnSe2），可以通过最大限度地减少与半导体界面的缺陷来自由控制 N 型和 P 型器件的特性，实现基于二维半导体的电子和逻辑器件，其电气性能可以自由控制。联合研究团队成功实现了一种高性能、低功耗、互补的逻辑电路，可以执行 NOR 和 NAND 等不同的逻辑运算。

替代硅，2D半导体越来越近

日前在旧金山举行的 IEEE 国际电子设备会议上，英特尔、斯坦福和台积电的研究人员针对制造 2D 晶体管最棘手的障碍之一提出了单独的解决方案：半导体相遇处的电阻尖峰金属触点（sharp spikes of resistance at the places where the semiconductor meets metal contacts）。与此同时，imec 的工程师展示了他们如何为这些新型材料的商业级制造扫清道路，并展示了未来二维晶体管可能有多小，北京和武汉的研究人员也构建了最先进类型的硅器件的二维等效物。

“硅已经达到极限，”斯坦福大学电气工程教授Krishna Saraswat说 。“人们声称摩尔定律已经结束，但在我看来情况并非如此。摩尔定律可以通过进入第三维来继续。” 为此，你需要二维半导体或类似的东西，它们有可能缩小到小尺寸和相对较低的处理温度，二维半导体可以构建在多层中，Saraswat说。

目前研究得最好的二位半导体材料是二硫化钼（molybdenum disulfide）。另一个这样的2D材料是二硫化钨（ tungsten disulfide），它拥有比MoS2更快的速度。但在英特尔的实验中，MoS 2的设备是更优越的。

二维半导体目前面临的最大，碍是与它们建立低电阻连接，这个问题被称为“Fermi-level pinning”，这意味着金属触点和半导体的电子能量之间的不匹配会对电流产生高阻势垒，这种肖特基势垒的产生的原因是因为界面附近的电子流入低能量材料，留下一个电荷耗尽的区域来抵抗电流。现在的目标是使该区域变得微不足道，让电子可以毫不费力地穿过它。在之前的研究中，金是与 MoS2 形成晶体管的首选触点，但是沉积金和其他高熔点金属会损坏二硫化钼，使屏障问题变得更糟。因此，研究人员试验了熔点在数百摄氏度以下的铟和锡，铟和锡不会对二位半导体造成损害。

但铟和锡的熔点太低，以至于这些金属会在芯片后期加工和封装过程的后期中熔化，因为在这些后期加工过程中，芯片暴露在 300-500 摄氏度的温度下。更糟糕的是，金属在加工过程中还会导致氧化。在试图解决后一个问题的同时，答案是将低熔点金属与金合金化。铟或锡首先沉积在 MoS 2 上，保护半导体，然后用金覆盖以远离氧气。该过程产生了具有 270 欧姆-微米电阻的锡金合金和具有 190 欧姆-微米电阻的铟金合金。并且这两种合金都应该在至少 450 摄氏度下保持稳定。

台积电和英特尔这两个晶圆制造竞争对手则分别找到了不同的解决方案-锑。台积电的想法是通过使用半金属作为触点材料来降低半导体和触点之间的能垒。半金属（Semimetals：例如锑）就像它们位于金属和半导体之间的边界并且具有零带隙的材料。由此产生的肖特基势垒非常低，这就使得台积电和英特尔设备的电阻都很低。

台积电此前曾选用另一种半金属-铋，锑更好的热稳定性意味着它将与现有的芯片制造工艺更兼容，从而产生更持久的设备，并在芯片制造工艺的后期提供更大的灵活性。

imec表示，除了制造更好的设备外，研究人员还对寻找在商用 300 毫米硅晶圆上集成 2D 半导体的途径感兴趣。研究人员使用二硫化钨作为半导体，形成了双栅极晶体管，其中 WS2夹在控制电流流过的顶部和底部电极之间。通过使用图案化技巧，他们设法将顶栅缩小到 5 纳米以下，目前这种技术还在完善中。
此外，imec 还展示 300 毫米兼容工艺优化步骤，以通过包括铝酸钆夹层（gadolinium aluminate interlaye）等来改善 MoS 2晶体管特性。

Imec制造了栅极长度小于5纳米的二硫化钨晶体管

与imec的研究不同，北京大学和武汉国家强磁场中心的工程师更进一步。由Yanqing Wu领导的北京研究人员使用两层 MoS2模拟了这种结构，与其单层结构相比，双层的2D纳米片的跨导要好于两倍以上，这意味着对于给定的电压，它驱动的电流是两倍多。英特尔也模拟了堆叠式二维结构的更极端版本，研究人员使用六层 MoS2和只有 5 纳米的栅极长度，与具有相同垂直高度和 15 纳米栅极长度的模拟硅器件相比，二维器件封装了两个更多的纳米片并且性能更好。尽管正常情况下电子通过 MoS2 的速度比通过硅的速度要慢，并且接触电阻要高得多，但是新的结构提升了性能指标。

随后，Wu和同事又朝着模仿硅器件制造商的近期计划迈出了一步。根据定义，CMOS 芯片由成对的 N-MOS 和 P-MOS 器件组成。作为将更多设备塞入同一硅片区域的一种方式，芯片制造商希望将这两种类型的结构立体堆叠在一起，而不是简单的并排排列。Wu 的团队通过用二硒化钨替换堆叠器件中的 MoS 2层之一来尝试相同的方法。然后，通过修改源极和漏极之间的连接，2D CFET 变成了一个反相器电路，而且其占位面积与单个晶体管基本相同。

二维半导体要在大规模制造中获得一席之地，显然还有很多的研究工作要做，但随着接触电阻的进展和新实验显示出来的潜力，研究人员对前景充满希望。